인텔 vs. 삼성 vs. TSMC

(semiengineering.com)

주요 파운드리 3사의 로드맵 비교

Intel, Samsung, TSMC 등 주요 파운드리 3사가 향후 칩 기술 세대에 대한 로드맵의 주요 부분을 공개하기 시작함
3사 모두 트랜지스터 스케일링을 18/16/14 앙스트롬 범위까지 계속할 계획이며, nanosheet와 forksheet FET에서 complementary FET(CFET)로 전환할 가능성이 있음
AI/ML과 데이터 폭증이 주요 동인이 되고 있음
수율 향상을 위해 중복성과 동질성이 높은 프로세싱 요소 어레이를 활용하는 경향이 있음
2.5D 구성의 기판에 수십 개 또는 수백 개의 칩렛을 탑재하는 방식도 증가 추세
3사 모두 완전한 3D-IC를 개발 중이며, 로직을 로직 위에 적층하고 기판에 장착하는 이종 옵션(3.5D 또는 5.5D로 불림)도 제공 예정

이종 칩렛을 예측 가능한 방식으로 연결하는 것이 첫 번째 과제
Universal Chiplet Interconnect Express(UCIe)와 Bunch of Wires(BoW) 표준 개발에 주력
- 이러한 연결성은 3사 모두에 중요한 요구 사항이지만, 동시에 가장 큰 차이점 중 하나이기도 함
인텔은 Embedded Multi-Die Interconnect Bridge (EMIB)를 활용
- 소켓 기반 접근 방식으로 제한된 기능의 칩렛을 사양에 맞춰 개발
- 패키지 어셈블리 디자인 키트를 제공
삼성은 2.3D 또는 I-Cube ETM이라고 부르는 내장형 브리지를 사용
- 서브 시스템을 브리지에 연결하여 작업 속도를 높임
- 특정 시장을 목표로 하는 미니 컨소시엄을 구축
- 3DCODE라는 자체 시스템 기술 언어를 발표
TSMC는 다양한 옵션 실험
- RDL 및 비-RDL 브리지, 팬아웃, 2.5D 칩온웨이퍼온서브스트레이트(CoWoS) 및 System On Integrated Chips (SoIC) 등 다양한 패키징 옵션 제공
- 새로운 언어 3Dblox를 도입하여 물리적 및 연결적 구성 요소를 결합한 상위 설계 체계 제공

Samsung은 2027년경 14앙스트롬 SF1.4 공정 도입 예정(18/16앙스트롬은 건너뛸 듯)
- 2nm(SF2) 다이를 4nm(SF4X) 다이 위에 적층하고 또 다른 기판 위에 탑재하는 로드맵을 제시
- 2027년부터 SF1.4를 SF2P 위에 적층할 계획
Intel은 올해 18A 공정을 도입하고 몇 년 후 14A 공정을 도입할 계획
- Intel은 Foveros Direct 3D를 활용해 로직을 로직 위에 적층할 예정
TSMC는 2027년 A16 공정을 추가할 예정
- CoWoS는 이미 NVIDIA와 AMD의 AI 칩 어드밴스드 패키징에 사용 중
- SoIC 기술은 메모리를 로직 위에 적층하고 센서 등 다른 요소도 통합하는 것이 목표