인텔, 삼성, TSMC, 3D 적층 트랜지스터 시연

 (spectrum.ieee.org)
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  • Intel, Samsung, TSMC가 IEEE International Electron Devices Meeting에서 CFET 진행 상황을 공개하며, CMOS 로직용 두 트랜지스터를 한 구조에 쌓는 차세대 로드맵이 구체화됨
  • CFET는 FinFET 이후의 나노시트(gate-all-around) 구조를 더 높게 쌓아 nFET와 pFET를 위아래로 통합하는 방식이며, 상용화까지는 7~10년이 걸릴 것으로 예상됨
  • Intel은 단일 fin 위에 CMOS 인버터를 구현하고 backside power delivery로 아래쪽 트랜지스터를 실리콘 아래에서 접촉해 배선 혼잡을 줄였으며, 60nm contacted poly pitch를 달성함
  • Samsung은 개별 소자 기준 48nm·45nm CPP를 보였고, 습식 식각을 건식 식각으로 바꿔 적층 pFET·nFET의 소스와 드레인 절연을 개선하며 양품 수율을 80% 높임
  • TSMC도 산업적으로 의미 있는 48nm pitch에 도달했으며, 높은 게르마늄 비율의 SiGe 층으로 상하 소자 사이 절연층을 더 이른 공정 단계에서 만들 수 있게 함

CFET가 노리는 다음 트랜지스터 구조

  • 세 첨단 칩 제조사가 모두 CFET를 시연하면서, 트랜지스터 밀도를 거의 두 배로 높이는 미래 프로세서 구상이 형태를 갖추기 시작함
  • CFET는 complementary field-effect transistor의 약자로, CMOS 로직에 필요한 두 종류의 트랜지스터를 하나의 구조 안에 쌓는 방식임
  • 칩 업계는 2011년부터 쓰인 FinFET에서 나노시트, 또는 gate-all-around 트랜지스터로 전환 중임
    • FinFET에서는 게이트가 수직 실리콘 fin을 흐르는 전류를 제어함
    • 나노시트 소자에서는 fin이 여러 리본으로 잘리고, 각 리본을 게이트가 둘러쌈
    • CFET는 더 높은 리본 스택을 만든 뒤 절반은 한 소자에, 나머지 절반은 다른 소자에 사용함
  • Intel 엔지니어들이 2022년 12월 IEEE Spectrum에서 설명한 방식처럼, CFET는 nFET와 pFET를 하나의 통합 공정에서 위아래로 만듦
  • 전문가들은 CFET 상용 출시가 7~10년 후가 될 것으로 보지만, 준비되기까지는 아직 해야 할 일이 많음

Intel: 인버터와 배선 혼잡 완화

  • Intel은 세 회사 중 가장 먼저 CFET를 시연했으며, 2020년 IEDM에서 초기 버전을 공개한 바 있음
  • 이번에는 CFET가 만드는 가장 단순한 회로인 인버터 주변 개선에 초점을 맞춤
    • CMOS 인버터는 스택 안 두 소자의 게이트에 같은 입력 전압을 보내고, 입력의 논리 반전값을 출력함
    • Intel의 Marko Radosavljevic는 인버터가 단일 fin 위에 만들어졌으며, 최대 스케일링에서는 일반 CMOS 인버터 크기의 50% 가 될 것이라고 말함
  • 두 트랜지스터 스택을 실제 인버터 회로로 만들려면 배선(interconnect) 이 필요하고, 이 배선이 면적 이점을 잠식할 수 있음
  • Intel은 하단 트랜지스터를 위쪽이 아니라 실리콘 아래에서 접촉해 회로를 단순화함
    • 이 방식에는 Intel이 해당 연도 말 배치하려는 backside power delivery 기술이 사용됨
    • 이 기술은 실리콘 표면 위와 아래 모두에 배선을 둘 수 있게 함
  • 결과 인버터의 contacted poly pitch, 즉 CPP는 60nm였음
    • CPP는 한 트랜지스터 게이트에서 다음 게이트까지의 최소 거리에 해당하는 밀도 지표임
    • 현재 5nm 노드 칩의 CPP는 약 50nm임
  • 전기적 특성 개선을 위해 구조도 조정함
    • 소자당 나노시트 수를 2개에서 3개로 늘림
    • 두 소자 사이 간격을 50nm에서 30nm로 줄임
    • 소자 일부를 연결하는 개선된 기하 구조를 사용함

Samsung: 더 작은 CPP와 절연 공정

  • Samsung은 Intel의 60nm보다 작은 48nm와 45nm CPP 결과를 보였지만, 이는 완전한 인버터가 아니라 개별 소자 기준임
  • 더 작은 Samsung 프로토타입 CFET에서는 성능 저하가 일부 있었지만 크지 않았고, 연구진은 제조 공정 최적화로 해결될 수 있다고 봄
  • Samsung의 핵심 과제는 적층된 pFET와 nFET 소자의 소스·드레인 전기적 절연이었음
    • 절연이 충분하지 않으면 Samsung이 3D stacked FET, 즉 3DSFET라고 부르는 소자에서 누설 전류가 생김
  • Samsung은 습식 화학 식각 단계를 새로운 종류의 건식 식각으로 바꿨고, 이 변화로 양품 소자 수율이 80% 증가함
  • Intel과 마찬가지로 Samsung도 공간을 절약하기 위해 소자 하단을 실리콘 아래에서 접촉함
  • 다만 Samsung은 쌍을 이루는 각 소자에 나노시트 1개만 사용함
    • Intel은 각 소자에 나노시트 3개를 사용함
    • Samsung 연구진은 나노시트 수를 늘리면 CFET 성능이 향상될 것이라고 봄

TSMC: 48nm pitch와 절연층 형성 방식

  • TSMC도 Samsung처럼 산업적으로 의미 있는 48nm pitch에 도달함
  • TSMC 소자의 특징은 상단과 하단 소자 사이를 절연하는 유전체 층 형성 방식임
  • 일반적으로 나노시트는 실리콘과 실리콘-게르마늄을 번갈아 쌓은 층에서 형성됨
    • 공정의 적절한 단계에서 실리콘-게르마늄 전용 식각이 해당 물질을 제거함
    • 이 과정에서 실리콘 나노와이어가 풀려남
  • TSMC는 두 소자를 서로 절연할 층에 게르마늄 비율이 이례적으로 높은 SiGe를 사용함
    • 이 층은 다른 SiGe 층보다 더 빠르게 식각될 수 있음
    • 그 결과 절연층을 실리콘 나노와이어를 풀어내기 몇 단계 전에 만들 수 있음

아직 남은 과제

  • CFET는 CMOS 로직용 두 소자를 위아래로 통합해 면적 이점을 노리지만, 실제 회로에서는 배선 혼잡이 그 이점을 줄일 수 있음
  • Intel, Samsung, TSMC의 접근은 모두 적층 소자의 접촉, 절연, 나노시트 수, pitch 축소 같은 제조 세부 문제를 다룸
  • 세 회사 모두 시연 단계의 성과를 보였지만, CFET는 아직 상용 제품이 아니라 로드맵상 다음 진화 단계에 가까움
  • 상용화 예상 시점이 7~10년 뒤인 만큼, CFET는 현재 공정 전환의 즉각적 대체재가 아니라 장기적 CMOS 스케일링 후보로 다뤄짐

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Hacker News 의견들

  • 이 업계를 오래 호기심 많은 구경꾼으로 지켜보는 건 재미있음
    가끔 무어의 법칙이 장벽에 부딪힐 때마다 어떤 전문가는 끝이 가까워졌다고 보고, 어떤 이는 트랜지스터당 가격이 이미 올라갔으니 죽었다고 하며, 또 어떤 이는 물리 한계라서 X nm 이후에는 Y에 접근할 수 없다고 말함
    반대로 Intel이 지난 10년간 사실상 독점에 안주하다가 TSMC의 극자외선 노광 역량에 허를 찔렸다는 주장도 있고, Jim Keller처럼 실제 제조를 잘 아는 사람은 근본 한계와는 아직 거리가 멀며 앞으로도 최소 1000배 개선을 기대할 수 있다고 말함
    수십 년간 꾸준히 압도적 성장을 내면서도 전망은 이렇게 롤러코스터 같은 분야는 드물어 보임

    • 한계는 실제로 존재함. Dennard 스케일링은 2000년대 중반부터 죽었고, 단위 면적당 전력 사용량은 늘어나는 반면 선단 공정에서 논리 연산당 에너지는 줄어드는 상황임
      그래서 점점 더 많은 실리콘이 “dark” 상태로 전원 차단되어 있다가 드문 가속 작업에만 쓰여야 함. 또한 최근 공정에서는 레지스터 파일과 캐시에 쓰이는 SRAM 셀 크기 개선이 거의 없었음
      앞으로는 코어당 캐시가 상대적으로 작아지고, 이를 일부 보완하기 위해 온다이 또는 별도 칩렛의 eDRAM이 더 느린 L4 계층으로 추가될 수도 있음
    • 그건 주류 보도의 방식일 뿐임. 실제 논문과 맥락을 읽어보면 1990년대 초반부터 항상 핵심은 경제성이었음
      “2년마다 새 공정을 유지하려면 너무 비싸서 X 노드를 못 한다”는 얘기였음. iPhone 이후 스마트폰 시대에는 태블릿까지 포함해 매년 약 20억 대의 주머니 속 컴퓨터가 추가로 출하됐고, 이는 전통 PC 모델의 가장 낙관적인 4억 대/년 전망보다 5배 컸음
      서버, 네트워크, GPU, AI 시장까지 빼고 봐도 트랜지스터 수와 매출·이익 기준 전체 총주소시장이 기존 전망보다 최소 10배 커졌고, 그 덕분에 22nm에서 3nm, 그리고 2nm와 1.4nm까지 갈 수 있었음. 2030년 1nm도 가능하다고 봄
      반대로 다음 공정, 예컨대 2nm나 1.4nm의 비용 전망은 늘 실제보다 높게 잡혔음. 대형 프로젝트 관리에서는 Intel 10nm 같은 사태에 대비해 더 크게 예상하는 편이 낫지만, TSMC는 매번 매우 잘 실행해 왔음
      그래서 양쪽에서 전망 불일치가 생기고, “진보가 끝났다는 명확한 신호”가 계속 틀리는 것임
      “1000배 개선” 수치는 계속 돌지만, Jim Keller가 당시 Intel 14nm, 대략 TSMC N10에 가까운 공정을 가상의 물리 한계와 비교한 값이었음. 3nm에서는 이미 최소 4배는 지나왔고, 측정 방식에 따라 2030년에는 100배 미만까지 갈 수도 있음
      AI 흐름이 2035년쯤까지는 밀어줄 수 있겠지만, iPhone 같은 새 제품 범주는 아직 없음. 하이퍼스케일러 서버도 이미 규모가 커서 성장률이 둔화되고 있음
      결국 선단 공정 개발비를 크게 낮춰야 하고, 개인적으로는 AI/소프트웨어 쪽에 기대를 걸며, 총주소시장을 계속 키울 제품도 필요함. 자율주행차가 2030년대에는 드디어 현실화될 수도 있겠지만, 꽤 의심스럽긴 함
    • Intel, TSMC, Samsung 모두 실제 EUV 장비 제조·개발사인 ASML의 고객이자 투자자 아닌가?
      독점 계약이 조금 있을 수는 있어도, 지분 구조를 생각하면 장기적으로 큰 영향을 주지는 않을 듯함. 새 공정에 돈을 쓸 의지만 있으면 그 기술도 확보하게 됨
    • Jim Keller가 유명하게 말했듯이 무어의 법칙은 아직 괜찮음. 게다가 무어의 법칙의 종말을 예측하는 사람 수가 18개월마다 두 배로 늘어나므로, 그 자체로 무어의 법칙을 따르고 있음
    • 지켜보고 추적하기엔 재미있지만, 동시에 말도 안 되게 많은 사람과 예산이 투입된 엄청난 작업이라는 점도 기억해야 함
      소프트웨어는 “취미”로도 꽤 할 수 있지만, 이 분야는 전혀 그렇지 않음

  • 재미있는 시기임. 여기서 흥미로운 포인트는 48~50nm 소자 피치를 가진다는 점이라고 봄
    즉 XY 평면에서 트랜지스터가 작다고 해도 피치 폭은 “5nm”나 “3nm”보다 훨씬 큼. 칩 생산을 아는 사람은 이해하지만, 깊이 모르는 사람은 트랜지스터를 서로 5nm 간격으로 놓을 수 있다고 오해하기 쉬움
    밀도 관점에서는 같은 면적에서 전체 트랜지스터 수가 대략 30~40% 늘어나는 정도일 듯함
    Intel 인버터 설계를 보면, 깊이를 두 배로 늘릴 의향이 있다면 꽤 조밀한 DRAM 셀을 만들 수 있어 보임. ECC DDR 메모리 8GB를 담은 칩렛은 프로세서와 고급 FPGA 구조 모두에 유용할 수 있음

    • 조밀한 DRAM이라고? DRAM을 본 적 있나? 종횡비는 이미 엄청나게 크고, 아는 한 패스 트랜지스터를 쌓는 경우는 없음
      고급 시스템에는 이미 적층 DRAM 칩렛이 있지만, 지금까지는 GPU 밖에서는 거의 보이지 않았고 MI300A가 그 예외에 가까움

  • 반도체에 대한 일반적인 질문인데, 왜 생산 비용, 즉 달러당 연산량보다 트랜지스터 밀도에 그렇게 초점을 맞추는지 궁금함
    CPU는 그리 크지 않음. 내 컴퓨터 CPU도 부피로 보면 몇 큰술 정도일 수 있음. 그렇다면 연산이 넓게 퍼져 있으면, 예컨대 통신 속도 때문에 덜 유용해지는 건가?

    • 빛은 1나노초에 약 1피트를 이동함. 그래서 폭이 1피트인 프로세서라면 최대 1GHz 정도로 동작할 거라고 예상할 수 있음
    • 몇 년 전의 다중 CPU 시스템을 현대 하드웨어보다 훨씬 싸게 살 수도 있음. 사실상 제안한 방식에 가까움
      하지만 정기적으로 사용한다면 전기요금이 결국 현대 단일 CPU에서 같은 연산 성능을 얻는 것보다 절약분을 갉아먹게 됨
    • 공장은 트랜지스터를 만들고, 공정을 한 단계 키우면 두 배를 만들 수 있음. 엄청 잘해도 비용 절감은 10% 정도일 수 있음
      그래서 반도체에서 가치를 극대화하는 가장 좋은 방법은 미세화를 가능하게 하는 것임
      다만 대중 매체나 공학 매체에서도 잘 들리지 않을 뿐임. 대부분의 제조사와 설계자는 전력·성능·면적·비용, 즉 PPAC 곡선을 보고 최적 설계 지점을 찾음
      넓게 퍼뜨리는 문제에서 생산 단위는 웨이퍼가 아니라 대략 25×35mm인 노광 필드임. 실질적으로 그보다 훨씬 더 넓게 퍼뜨리기는 어렵고, 필드 스티칭으로 어느 정도 가능하긴 하지만 매우 비쌈
    • 더 조밀하게 만들면 CPU를 더 작은 조각으로 나눌 수 있고, 그만큼 비용이 줄어듦
      덜 조밀하게 만들면 클럭은 더 높일 수 있지만 mm²당 코어 수가 줄어듦
      AMD는 두 접근을 모두 택해서, 하이브리드 CPU에 조밀하게 배치된 저속 Zen 4C 코어와 최고 주파수로 부스트하는 고속 Zen 4 코어를 함께 넣을 예정임
    • 이미 나온 답에 더해, 제조 과정의 결함은 칩이 클수록 칩 전체를 못 쓰게 만들 가능성이 커짐
      작은 칩에도 해당되고, 설계가 고장 난 구성요소를 처리하는 경우도 많지만, 칩당 결함은 최소화하는 편이 좋음

  • 뭔가 놓치고 있는지도 모르겠지만, 열이 더 큰 문제가 되지 않나?
    지금도 비교적 얇은 칩 표면에서 열을 빼내기 위해 꽤 강한 냉각 솔루션을 쓰고 있음. 칩이 더 입방체처럼 되면 내부는 어떻게 식히나?

    • 이 방향으로 계속 간다면 냉각 쪽에서 꽤 과격한 변화가 나올지 궁금함
      CPU 다이는 한쪽 면에서 냉각되도록 최적화되어 있음. 언젠가는 소켓, 메인보드, 히트 스프레더가 CPU 양면을 식히는 쪽으로 바뀔 수도 있지 않을까 싶음
      아마 아닐 것 같긴 함. 핀 배열과 히트 스프레더를 함께 통합하는 반쯤 현실적인 해결책이 떠오르지 않음

  • 저장장치에서는 2D MLC와 TLC NAND에서 3D TLC 적층, 그리고 더 끔찍한 고비트 저장으로 넘어오면서 메모리 수명을 실제로 줄이는 간섭이 생겼음
    셀을 읽을 때 전압이 인접 셀 상태를 바꾸고, 그 상태를 보존하려면 강제로 다시 써야 해서 데이터를 읽기만 해도 디스크 수명이 줄어듦. 결국 형편없는 물건을 팔고 있는 셈임
    내가 조금 이해한 바로는 수직 스택을 지나는 트랙을 더 떨어뜨리기 위해 표면적을 더 쓰면 해결될 수 있음. 2D 설계와 비슷한 표면적이 되지만 복잡성은 더 커지는 식임
    다만 지연시간을 추가해 문제를 완화하려는, 해결은 아닌 논문[1]도 읽었음
    그래서 프로세서 적층 소식을 보니, 이런 기술로 만든 프로세서에서 최종 사용자가 어떤 불편을 겪게 될지 궁금해짐. 계산 신뢰성이나 취약점 같은 것들임
    취약점이라고 쓴 건 순전히 내 상상과 추측이고, 트랜지스터 수준의 프리페치 문제를 떠올리는 중임. 만약 미래에 실제로 드러나면 제조사가 무작위로 지연시간을 늘리는 식의 수정이나 다른 조치를 넣고, “설계 당시 이런 게 가능할 줄 몰랐다”고 하면서 연산 성능을 10년 전으로 되돌릴 수도 있을 것 같음
    물론 계산 신뢰성도 문제임. 이런 문제를 피하도록 관리되고 있는가? 아니라면 미래 법정을 위해 이 댓글을 남겨둠
    [1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
    [2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...

    • 더 조밀한 논리는 조밀한 비휘발성 저장장치와 같은 문제를 갖지 않음. 논리는 영속성이 필요 없기 때문임
      Micron이나 Samsung 같은 회사가 특정 저장 기술용 Xnm 공정을 출시하고 확장하면서 잘 고치고 우회하는 부분이 바로 그런 것이고, 그래서 경쟁사보다 나음
      Intel, TSMC, GloFo 등은 원하면 ASML에서 최신 세대 EUV 장비를 모두 살 수 있음. 그런데도 논리 공정에서는 TSMC가 항상 한 노드 앞서고, 저장장치에서는 Micron과 Samsung이 이김
      각자가 특정 설계를 서브 nm 수준에 더 가깝게 줄이면서 생기는 문제와 까다로운 부분을 잘 다듬기 때문임. 다른 회사들은 그렇게 쉽게 못함
      최첨단 실리콘 제조가 최신 ASML 장비만 있으면 되는 일이라면, ASML이 그 장비를 독점해두고 수직 통합으로 직접 최첨단 칩을 만들어 부업으로 팔았을 것임
    • “형편없는 물건”이라고 하기엔, 최신 4TB 3D TLC NAND는 3년 동안 매일 전체를 다시 쓸 수 있음, 즉 3000TBW임. 이게 어떻게 쓰레기인가? 누가 그런 요구를 갖고 있나?
      “수조 번 다시 쓰고 싶다” 같은 임의의 품질을 말하는 것 같은데, 99.9%의 사용 사례에는 의미가 없음
      같은 가격이라면 100만 번 다시 쓸 수 있는 256GB 드라이브보다, 1000번 다시 쓸 수 있는 4TB 드라이브가 훨씬 낫다고 봄

  • Terminator 팬덤 위키에 따르면, CPU는 주로 고급 3차원 프로그래밍 패키지의 컴퓨터에서 모델링·설계되었고, 시뮬레이션 테스트는 실시간 또는 가속된 속도로 수행될 수 있었음
    프로토타입 CPU 구조의 정육면체 격자는 3차원보다 많은 차원의 정육면체인 하이퍼큐브를 암시함
    컴퓨터 설계에서 하이퍼큐브는 실행될 소프트웨어에 필요한 논리 연결 구조를 미리 알 수 없을 때, 프로세서 간의 유효 통신 거리와 지연시간을 최소화하는 물리 연결 방식으로 쓰임
    이는 Neural Net이 학습하고 적응하며 새 논리 연결 구조를 구축하는 능력을 뒷받침함

  • 이 기술에서 현실적으로 어떤 결과를 기대할 수 있을까? 아는 사람 있나?

    • 같은 양의 계산을 더 적은 전력으로 수행하는 더 빠른 칩이 나올 것임. 늘 그렇듯이
      CFET는 모든 선단 팹 로드맵에 올라 있는 매우 현실적인 기술임. 현재 세대 FinFET이나 1~2년 뒤의 GAAFET와 마찬가지로, 이전 세대 칩 기술과 본질적으로 같은 일을 하지만 더 잘할 뿐임
    • 아마도 새로운 냉각 솔루션 등이 필요해질 듯함
    • 더 두꺼운 휴대폰

  • 여전히 GAA 채널이라면, 채널 길이는 최신 3nm 노드와 같은가?

  • Intel, Samsung, TSMC는 아니지만 작은 스타트업인 www.thruchip.com도 10년 전에 3D 적층을 했음
    https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
    https://www.theregister.com/2014/02/21/thruchip_communicatio...

    • 저 슬라이드가 맞다면 유도 결합 적층 칩의 설득력이 꽤 큼
      같은 방식으로 인접 칩도 결합할 수 있는지 궁금함. 적층보다 오히려 2.5D가 더 중요하다고 볼 수도 있으니까

  • 이런 칩에서 열은 어떻게 되나? 왜 녹지 않나?

    • 열밀도는 열밀도임. 이 기술은 논리 다이 두 개를 쌓는 것과 같지 않아서, 그런 식의 열 문제와는 다름
      후면 전력 공급은 전력 면에서 꽤 중요한 개선이고, 전력 전달과 냉각 모두에 영향을 줌
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