GN⁺: 인텔, 삼성, TSMC, 3D 적층 트랜지스터 시연
(spectrum.ieee.org)인텔, 삼성, TSMC, 3D 적층 트랜지스터 시연
- 이번 주 IEEE 국제 전자 장치 회의에서 TSMC는 CMOS 칩에 필요한 로직을 적층한 CFET(Complementary FET)을 공개함.
- CFET는 무어의 법칙 로드맵에서 다음 단계에 해당하며, 인텔, 삼성, TSMC 모두 이 기술을 제작할 수 있음을 시연함.
GN⁺의 의견
- 이 기사는 반도체 산업의 선두주자들이 무어의 법칙을 따라 계속해서 기술적 진보를 이루고 있음을 보여줌.
- 3D 적층 트랜지스터 기술인 CFET는 칩의 성능과 효율성을 향상시킬 잠재력을 가지고 있어, 기술 발전에 관심 있는 사람들에게 흥미로운 소식임.
- 이러한 기술 발전은 스마트폰, 컴퓨터, 데이터 센터 등 다양한 전자 장치의 성능 향상에 기여할 것으로 예상되며, 이는 일상 생활에 직접적인 영향을 미칠 수 있음.
Hacker News 의견
- 이 산업에서 수년간 호기심 많은 관찰자로 있기는 재미있음. 때때로 무어의 법칙이 장애물에 부딪히고, 일부 전문가들은 이것이 한계에 도달했다는 명확한 신호로 보는 반면, 다른 이들은 이미 트랜지스터 당 가격이 상승했기 때문에 무어의 법칙이 죽었다고 주장함. 또 다른 이들은 물리적 한계로, 특정 나노미터 이하로는 불가능하다고 봄. 인텔이 지난 10년간 거의 독점적인 위치를 즐기며 게으름을 피웠고, TSMC의 자외선 기술에 놀라게 되었다는 주장도 있음. 반면, 짐 켈러와 같이 실제로 '소시지가 어떻게 만들어지는지' 아는 사람들은 우리가 어떤 주요한 근본적 한계에도 가까이 있지 않으며, 앞으로 수년간 최소 1000배의 개선을 기대할 수 있다고 열정적으로 말함. 어쨌든, 이런 예측이 롤러코스터처럼 변동하는 동안 수십 년간 지속적인 성장을 이루는 분야를 보는 것은 정말 재미있음.
- 여기서 흥미로운 점 중 하나는 48 - 50nm "디바이스 피치"를 가지고 있다는 것으로, 이는 XY 평면에서 트랜지스터가 작지만 "5nm"나 "3nm"보다 훨씬 큰 피치 폭을 가지고 있다는 것을 의미함. 칩 생산에 익숙한 사람들은 이를 알고 있지만, 칩 생산에 대한 깊은 이해가 없는 사람들은 종종 5nm 간격으로 트랜지스터를 배치할 수 있다고 오해함. 밀도 측면에서는 동일한 공간에 전체 트랜지스터 수가 약 30 - 40% 증가할 수 있음. 인텔 인버터 디자인을 보면, 깊이를 두 배로 늘릴 의지가 있다면 매우 컴팩트한 DRAM 셀을 만들 수 있을 것으로 보임. 8GB의 ECC DDR 메모리를 탑재한 칩렛은 그들의 프로세서와 고급 FPGA 아키텍처에 유용할 것임.
- 반도체에 대한 일반적인 질문: 트랜지스터의 밀도보다 생산 비용(계산/달러)에 더 많은 강조를 두지 않는 이유는 무엇인가? CPU는 특별히 크지 않음. 내 컴퓨터의 CPU는 몇 스푼 정도의 부피일 수 있음. 그렇다면, 계산이 퍼져 있다면(예를 들어, 통신 속도 때문에) 덜 유용한 것인가?
- 여기서 놓치고 있는 것이 있을 수도 있지만, 열 문제가 더 커지지 않을까? 현재 우리는 비교적 얇은 칩의 표면에서 열을 제거하기 위해 상당히 강력한 냉각 솔루션을 가지고 있음. 칩이 더 입체적으로 변한다면 내부를 어떻게 냉각할 것인가?
- 저장 장치에서 2D MLC 및 TLC NAND에서 3D TLC 스택킹(그리고 끔찍한 더 높은 비트)으로 이동하면서, 메모리 수명 주기를 실제로 단축시키는 방해 요소가 도입됨. 셀을 읽을 때, 전압이 인접 셀의 상태를 변경하여, 그 상태를 유지하기 위해 강제로 다시 쓰여야 함으로써, 데이터를 읽음으로써 디스크의 수명 주기가 단축됨. 우리에게 형편없는 제품을 판매하고 있음. 문제에 대해 조금 이해하는 바로는, 수직 스택을 통과하는 트랙을 분리하기 위해 더 많은 표면적을 차지함으로써 해결될 것임. 이것은 2D 디자인 표면적과 같지만 더 큰 복잡성을 가질 것임. 비록 지연을 추가하여 문제를 완화(해결하지는 않음)하려는 논문[1]을 읽었지만 말이다. 그래서 이제 프로세서에 대한 이 뉴스를 읽고, 이러한 기술로 만들어진 프로세서로 인해 최종 사용자가 겪게 될 불편함에 대해 궁금해함. 컴퓨팅 신뢰성, 취약점 등에서 말이다. 나는 트랜지스터 수준에서의 프리페치 문제를 상상하며 취약점(순전히 내 상상과 추측)을 적었는데, 만약 이것이 미래에 실제로 발생한다면, 제조업체가 임의로 지연 시간을 늘리거나 다른 무엇인가를 도입하여 컴퓨팅 성능을 10년 전으로 되돌리는 패치를 내놓을 수 있음을 볼 수 있음. 그리고 물론 컴퓨팅 신뢰성. 이 모든 것을 피하기 위해 조치가 취해지고 있는가? 그렇지 않다면, 나는 미래의 법정을 위해 여기에 내 댓글을 남김.
- 칩을 수평으로 더 크게 만들 수 없을 때, 우리는 수직으로 트랜지스터를 쌓아 올림. 마치 고층 빌딩을 다시 발견한 것 같음.
- 작은 스타트업인 thruchip.com은 10년 전에 3D 스택킹을 했음.
- 이 기술로부터 우리가 기대할 수 있는 실제 세계의 결과는 무엇일까? 누군가 알고 있나?
- 여전히 GAA 채널이기 때문에, 채널 길이는 최신 3nm 노드와 같은가?
- 이것이 GHz를 증가시키는 것인가, 아니면 단지 코어 수만 증가시키는 것인가?