IBM, 1nm 미만 0.7nm 칩 기술 공개

 (newsroom.ibm.com)
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  • 반도체 산업이 전통적 스케일링의 물리적 한계에 가까워진 가운데, IBM은 0.7nm·7옹스트롬 노드 기반의 세계 최초 1nm 미만 칩 기술을 공개함
  • 손톱 크기 칩에 약 1,000억 개 트랜지스터를 집적해, 2021년 IBM 2nm 칩 대비 거의 두 배의 밀도를 목표로 함
  • 핵심 구조인 나노스택(nanostack) 은 트랜지스터를 수직으로 쌓고 엇갈리게 배치해, 3D 순차 집적과 층별 소재 조합 최적화를 가능하게 함
  • 공개된 기술 결과는 IBM 2nm 노드 대비 최대 50% 성능 향상 또는 70% 에너지 효율 향상을 예상하며, VLSI 2026 연구에서는 SRAM 40% 스케일링도 확인됨
  • IBM은 나노스택의 가장 이른 도입 지점을 1nm 미만 노드로 보고, 빠르면 향후 5년 내 생산 경로와 최소 10년의 반도체 스케일링 로드맵을 기대함

0.7nm 노드와 집적 밀도

  • IBM은 2026년 6월 25일 세계 최초의 1나노미터 미만 칩 기술을 공개했으며, 새 트랜지스터 아키텍처는 0.7nm 또는 7옹스트롬 노드에 해당함
  • 새 칩은 손톱 크기 면적에 거의 1,000억 개 트랜지스터를 담음
    • IBM이 2021년 공개한 2nm 칩 대비 거의 두 배의 밀도임
  • 반도체는 컴퓨팅, 가전, 통신 기기, 운송 시스템, 핵심 인프라 전반에 쓰이는 기반 기술임
  • 공개된 기술 결과에 따르면 새 칩은 IBM 2nm 노드 칩 대비 최대 50% 더 높은 성능 또는 70% 더 높은 에너지 효율을 제공할 것으로 예상됨
    • 적용 분야로 생성형 AI, 클라우드 인프라, 차세대 전자 기기가 제시됨
    • 해당 수치는 VLSI 2025의 “NanoStack Transistor Architecture for CMOS 7A Node and Beyond” 결과에 기반함

나노스택 3D 트랜지스터 구조

  • IBM 연구진은 새 칩을 위해 나노스택이라는 트랜지스터 아키텍처를 개발함
  • 이 구조는 업계 최초로 알려진 3차원 나노시트 기반 설계임
    • IBM이 발명한 기존 선단 아키텍처인 나노시트 기술을 넘어서는 구조로 소개됨
    • 트랜지스터를 수직으로 쌓고 엇갈리게 배치함
    • 3D 순차 집적을 활용해 한 칩에 더 많은 트랜지스터를 담을 수 있음
  • 적층된 각 레이어 안에서 서로 다른 소재 조합을 사용할 수 있음
    • 각 트랜지스터의 성능과 전력 효율을 독립적으로 최적화할 수 있음

실험 검증과 SRAM 스케일링

  • IBM은 나노스택 아키텍처가 물리적으로 제작 가능하며 실제 연산을 지원한다고 밝힘
  • 실험 검증에는 다음 결과가 포함됨
    • CMOS 통합에서 초박막 유전체 접합
    • 이중 채널 엔지니어링 기능 시연
    • 예상 스위칭 성능을 갖춘 기능적 CMOS 인버터 동작
  • VLSI 2026에서 발표된 새 연구는 나노스택 아키텍처가 SRAM에서 40% 스케일링을 제공한다는 결과를 냄
    • 해당 결과는 “Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”에 기반함
    • 더 효율적인 칩 설계와 고급 AI 워크로드의 고대역폭 데이터 수요 지원으로 이어질 수 있음

옹스트롬 수준 스케일링과 로드맵

  • 나노스택 구조를 통해 로직 기술이 처음으로 1nm 노드 아래까지 확장될 수 있다고 IBM은 봄
  • 이는 개별 원자 크기에 가까워지는 옹스트롬 수준 스케일링의 진전으로 평가됨
  • 트랜지스터 노드는 이제 정확한 물리적 치수보다 제조 기술 세대를 가리키는 의미로 쓰이지만, IBM의 0.7nm 기술은 지속적 스케일링 가능성을 보여줌
  • IBM의 반도체 로드맵은 새 나노스택 아키텍처를 바탕으로 최소 10년의 미래 스케일링을 전망함

연구 시설, High NA EUV, 생산 전망

  • IBM과 파트너들은 뉴욕주 Albany의 선단 반도체 연구 시설에서 관련 작업을 수행함
  • 이 시설에는 향후 High NA EUV 리소그래피 장비가 들어설 예정임
    • ASML이 개발한 이 기술은 초정밀 회로 인쇄를 가능하게 하며 더 작고 강력한 칩 제작을 지원함
    • IBM과 Lam Research, Tokyo Electron, SCREEN Semiconductor Solutions는 새로운 High NA EUV 공정과 도구를 함께 개발해 왔고, 이미 작동하는 소자를 만들어 냄
  • IBM은 최근 세계 최초의 순수 양자 파운드리인 Anderon 설립 계획도 발표함
    • Anderon은 독립 IBM 회사로 운영될 예정임
    • IBM의 양자 컴퓨팅과 반도체 전문성을 활용해 미국이 세계 양자 웨이퍼 대부분을 제조할 수 있도록 돕는 것을 목표로 함
  • IBM은 나노스택 기술의 가장 이른 채택 지점이 1nm 미만 노드가 될 것으로 예상하며, 빠르면 향후 5년 안에 생산으로 이어지는 경로가 있다고 봄

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GN⁺   [-]
Hacker News 의견들

  • “논리 기술이 처음으로 1nm 노드 아래로 확장될 수 있다”는 식으로, 칩 안의 실제 구조물 크기와는 무관한 물리 치수 주장을 계속 이어가는 전통처럼 보임
    실제로 내놓은 것은 약 5nm 특징 크기로 만든 “nanostack architecture”이고, IBM은 이것이 가상의 진짜 1nm 미만 칩에 준한다고 말하는 셈임
    성과 자체는 인상적이지만, 업계에 마케터가 좀 과하게 많은 듯함

    • 사진을 보면 수평 방향 특징 크기는 5nm보다 훨씬 큼
      실리콘에서 FET의 게이트 길이는 대략 10~15nm 사이 어딘가가 하한이고, 현재 CMOS 제조 공정은 아직 그 한계에 도달하지 않았음
      더 작은 트랜지스터를 만들려면 다른 반도체 소재로 넘어가야 함
      여러 층의 수직 두께는 몇 nm 또는 1nm 미만일 수 있지만, 이는 회로 밀도에 직접 중요하지 않음
      이른바 노드 크기는 수직 치수가 아니라 수평 치수를 가리키는 것이고, 1nm 안팎의 수직 치수는 성장 속도와 시간에 좌우되므로 수십 년 전에도 가능했음
      업계는 수십 년 전에 “크기”라는 표현을 멈추고, 예를 들어 제곱 mm당 논리 게이트 수 같은 밀도로 CMOS 공정을 표현했어야 함
      하지만 실제 숫자를 내면 “1nm” 공정이 다른 회사의 “2nm” 공정보다 낫다고 주장하기 어려워져서 마케팅이 싫어할 것임
    • 마케팅 용어와 달리 “nm 밀도”는 실제로 유용한 척도임
      2010~2011년 무렵의 28nm 노드 및 그 이전의 평면 트랜지스터와 비교할 수 있는 밀도 척도이고, “0.7nm” 노드는 표준 평면 트랜지스터 노드를 0.7nm까지 줄였을 때와 같은 트랜지스터 밀도라는 뜻임
    • 공개된 노드 크기가 실제 특징 크기와 연결되지 않은 지는 이미 수십 년 됐음
      안타깝지만 지금 반도체 업계는 그렇게 돌아감
    • 내가 읽기엔 2D 평면 기준으로 1nm 공정과 비슷한 트랜지스터 밀도를 암시하려는 것 같음
      다만 실제 특징 크기가 1nm 근처가 아니라, 적층을 통한 3D 구조로 그 밀도를 달성하는 듯함
    • 마케터가 너무 많은 업계가 어디 없겠나
      모든 주장은 어느 정도 걸러 들어야 함

  • 명확히 하자면, 다이 위의 어떤 부분이 실제로 0.7nm라는 뜻은 아님
    이전 노드 세대보다 대략 두 배의 밀도라는 의미에 가깝고, 업계는 실제 트랜지스터 크기와 노드명이 수년 전부터 분리됐는데도 계속 “나노미터”라는 말을 쓰기로 한 셈임

    • 실제 물리 크기와 노드명이 분리된 뒤에 태어난 세대가 이미 있음
      Gen Alpha는 그 이후에 태어났고, 그 전후로 Gen Z 일부와 Gen Beta도 걸쳐 있음

  • 참고로 이 기술에 대해 7,000단어 넘게 깊게 쓴 글이 있음
    https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...

    • 이상한 질문일 수 있는데, 사진의 웨이퍼 가장자리에 부분 칩이 렌더링된 것처럼 보임

  • IBM은 GlobalFoundries가 자사 팹과 설계 서비스 부문을 가져가도록 15억 달러를 지급했다는 점을 기억해야 함
    GF가 IBM에 돈을 낸 게 아니라, IBM이 팹을 넘기기 위해 GF에 돈을 냈음
    https://www.reuters.com/article/technology/ibm-to-pay-global...

    • 그건 15년 전 일이고, 경영진도 전부 바뀌었으며 지금은 꽤 야심 있어 보임
      이제 어떻게 풀릴지 봐야 함

  • 가장 놀라운 건 IBM이 아직도 어떻게든 실리콘 연구소를 보유하고 있다는 점임
    이제 사실상 컨설팅 회사가 됐다고 생각했음

    • 대부분의 팹은 GlobalFoundries로 분사됐지만, IBM은 여전히 꽤 의미 있는 팹 역량과 생산 능력을 갖고 있음
      적어도 일부는 군사용으로 미국 내 칩 제조 기반을 확보하기 위한 “Trusted Foundry” 목적일 것 같음
    • 연구소는 컨설팅과 크게 다르지 않을 수도 있음
      NYT 보도에 따르면 IBM은 R&D 연구소를 운영하면서, 개발한 기술을 실제 칩을 만드는 회사에 라이선스하는 구조임
    • IBM은 지난 30년 중 29년 정도 미국에서 특허 등록 1위 기업이었을 것임
      세계 최대급 산업 연구 조직 중 하나이고, 거의 어느 회사보다도 하드 사이언스 연구를 많이 하고 있음

  • 이미지 중 하나에 “실리콘 원자 15줄”이라고 되어 있음
    얼마나 작아질 수 있는지 한계가 있나? 원자 하나가 끝인가?
    무어의 법칙에도 물리적·분자적 한계가 있나?

    • 있음, 그리고 이미 그 지점에 도달했음
      사실 꽤 오래전부터 그랬음
      트랜지스터의 게이트를 충분히 작고 얇게 만들면 양자 효과가 지배하기 시작함
      전자가 게이트 안팎으로 무작위로 터널링해서, 전도하면 안 될 때도 트랜지스터가 전도하게 됨
      정확한 숫자는 기억나지 않지만 원자 몇 개 폭 정도의 규모임
      우리가 아는 한 이를 피할 방법도 딱히 없음
      이 스케일에서 전자는 단순한 물리적 물체가 아니라서, 어떤 공간 부피에서 그냥 배제할 수 없음
      전자 파동함수는 전자 확률 구름 안에서 원하는 곳에 나타날 수 있고, 막으려면 절연 접합을 그 확률 구름보다 두껍게 만들어야 함
    • https://en.wikipedia.org/wiki/There%27s_Plenty_of_Room_at_th...
      https://en.wikipedia.org/wiki/Landauer%27s_principle
    • 원자보다 작게 만들 수는 없음
      다만 개별 원자를 가끔씩 계산 요소로 쓰는 정도는 어느 정도 그럴듯함
      그 너머로 쿼크-글루온 플라스마를 프로세서로 설계한다면? 그런 Star Trek 에피소드는 보고 싶음
      그런 상상은 할 수 있지만, 우리가 그 수준에 닿으려면 동굴에서 돌을 두드리는 원숭이와 iPhone을 만드는 것만큼의 격차가 있음

  • 이런 3D 구조는 수율 측면에서 어떻게 확장될까?
    순진하게 생각하면 수직 층을 추가할수록 수율에 지수적으로 영향을 줄 것 같은데, 가까운 시일 내 상업적으로 가능할지 궁금함

  • IBM은 이걸 어떻게 상용화할까?
    팹에 라이선스하는 방식인가?

    • 넓게 보면 그렇고, 그게 비즈니스 모델임
      IBM은 수년 동안 기술 이전, 라이선스 계약, 지원, 기타 방식으로 이런 일을 해왔음
      Rapidus, Samsung, GlobalFoundries, ST, SMIC, AMD 등이 여러 시점에 여러 노드와 제품에서 IBM R&D 결과물을 사용했음
      최첨단 반도체 생태계는 서로 얽혀 있는 거대한 덩어리 같고, IBM은 그 안쪽 깊숙한 곳에 있음
      이 공정으로 제품을 만들려고 ASML 장비를 사면, 실제로 돌아가게 만들 지식과 지원에 대해 IBM에 돈을 내거나, 수익 일부를 주거나, 상황에 맞는 어떤 거래를 하게 될 것임
    • IBM은 2nm를 Rapidus에 라이선스했으니, 이번에도 그럴 것임
    • 분명 라이선스할 것 같음
      업계 전체가 주변 기술을 혁신할 수 있어야 IBM에도 더 좋음
      예를 들어 여러 공정 기술 회사가 더 비용 효율적으로 만들면 IBM에도 도움이 됨
    • IBM 시스템 부문, POWER CPU, 메인프레임, 어쩌면 양자 관련 제품 매출을 늘리려는 목적일 수 있음
    • 특허를 쥐고 있다가 남들한테서 수익을 긁어내려 할 수도 있음
      즉 라이선스하거나 소송하는 방식임

  • IBM이 이런 대단한 칩을 만든다는 얘기는 계속 듣는데, 정작 IBM 칩을 쓰는 곳은 잘 안 보임
    이걸로 뭘 하는 걸까?

    • Big Tech 바깥의 Fortune 500 기업들은 대체로 쓴다고 봐도 됨
      예를 들어 Costco의 전체 재고 관리 시스템은 IBM i, 즉 POWER에서 돌아감
      매장 곳곳에서 고전적인 터미널 화면을 볼 수 있음
      은행들도 z와 i를 엄청나게 많이 씀
      이런 시스템은 거의 항상 데이터센터 안에 있으니 직접 볼 일은 없지만, UI와 실제 기록 시스템 사이에 마이크로서비스가 50개쯤 끼어 있어서 티가 안 날 뿐 분명 상호작용하고 있음
    • 적어도 10년 전에는 Ericsson이 통신 장비에 POWER 칩을 많이 썼음
      그 뒤로는 그쪽 장비를 다루지 않아서 최신 상황은 모름
    • IBM의 POWER 칩 라인은 메인프레임에 쓰임
    • 여기서 제품은 칩 자체라기보다 연구 결과와 기술 라이선스임
    • 미국 정부가 씀

  • 큰 문제가 두 가지 있음

    1. IBM이 말하는 sub 1nm가 무슨 뜻인지 아무도 모름
    2. IBM은 Intel을 포함한 누구보다 과장을 심하게 해왔고, 몇 년 전 “teleportation” 광고 같은 것도 있었기 때문에 실제로 무슨 의미인지 파헤치려는 사람이 별로 없을 것임
    • “teleportation” 광고는 처음 듣는데, 설명해 줄 수 있나?
    • 적은 노력으로 주가를 띄우려는 걸 수도 있음
      많은 회사가 그렇게 보임
    • 무슨 뜻인지는 알고 있음
      어떤 내용이 자기 전문 분야 밖에 있다고 해서 자동으로 헛소리가 되는 건 아님
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