1P by neo 2달전 | favorite | 댓글 1개
  • TSMC가 최첨단 1.6nm급 공정 기술 발표함. 앵스트롬급 첫 양산 공정으로, 전 세대 N2P 대비 큰 폭의 성능 개선 약속함. 가장 중요한 혁신은 BSPDN(Backside Power Delivery Network)이 될 것임.

TSMC 1.6nm 공정의 주요 특징

  • 2nm급 노드와 마찬가지로 GAA(Gate-All-Around) 나노시트 트랜지스터 사용
  • 백사이드 파워 딜리버리 기술인 Super Power Rail 도입
  • 트랜지스터와 BSPDN 혁신으로 N2P 대비 동일 전압에서 최대 10% 높은 클럭, 동일 클럭/복잡도에서 15~20% 낮은 전력 소모 가능
  • 실제 설계에 따라 N2P 대비 7~10% 높은 트랜지스터 밀도 구현 가능

SPR(Super Power Rail)의 특징

  • AI/HPC 프로세서에 최적화된 정교한 BSPDN 기술
  • 트랜지스터 소스/드레인에 특수 컨택트로 연결해 저항 감소시켜 최대 성능/효율 달성
  • 인텔 Power Via보다 더 복잡한 BSPDN 구현 방식 중 하나

TSMC의 공정 전략

  • BSPDN 도입으로 공정 비용 크게 상승해, N2P/N2X에는 미적용
  • GAA 적용한 2nm급 노드와 GAA+SPR 적용 1.6nm급 노드로 서로 경쟁하지 않으면서 장점 차별화한 포트폴리오 구성

양산 일정

  • A16 양산은 2026년 하반기 시작 예정. 실제 제품은 2027년 출시 전망
  • 인텔 14A 노드와 경쟁 구도 예상

GN⁺의 의견

  • 1.6nm 공정은 트랜지스터 밀도 향상 외에 백사이드 전력 공급 기술로 성능/효율 개선에 초점을 맞춘 것으로 보임. 특히 AI/HPC 프로세서 등 고성능/저전력이 중요한 제품군에 최적화된 기술임.
  • 단, 복잡한 BSPDN 구현으로 공정 비용이 크게 오를 것으로 예상됨. 이에 TSMC는 2nm급과 1.6nm급 노드를 차별화해 고객 니즈에 맞는 포트폴리오를 제시하는 전략으로 보임.
  • 인텔도 비슷한 시기 14A 노드 도입 예정이라 선두 경쟁이 치열해질 전망. 두 회사의 기술 혁신 속도와 생산 능력 확충이 시장 주도권 확보에 중요한 변수가 될 것으로 보임.
  • 다만 최첨단 공정일수록 개발 지연 리스크가 높고, 일정 연기가 잦았던 만큼 실제 양산 시기는 좀 더 지켜봐야 할 것 같음. 초기 수율과 생산 능력 확보도 관건이 될 것임.

Hacker News 의견

  • TSMC의 1.6nm 공정은 2026년까지 트랜지스터 밀도 230 MTr/mm2 수준에 도달할 것으로 보임. 현재 TSMC는 197 MTr/mm2로 Samsung(150 MTr/mm2)과 Intel(123 MTr/mm2)보다 크게 앞서 있음.
  • nm 단위 측정은 마케팅에 의해 주도되고 있어서 그 의미가 불분명해지고 있음.
  • TSMC의 이번 발표는 인텔의 2026년 18A 공정에 대한 대응으로 보임.
  • Backside Power Delivery:
    • CPU에 전력을 공급하는 방식의 변화를 의미함.
    • 기존에는 CPU 아래쪽의 핀을 통해 전력을 공급했으나, 새로운 방식은 히트싱크가 있는 CPU 위쪽으로 전력을 공급하는 것으로 추측됨.
  • TSMC의 A16 공정이 2027년인 반면, 인텔 18A는 2026년부터 본격 가동 예정이라 TSMC에게 불리할 수 있음. 이는 팹리스 기업들이 인텔의 파운드리 서비스를 시도할 수 있는 기회가 될 수 있음.
  • 관련 주제로 Chip War라는 책을 추천함. 사실에 기반한 서술이 압축적으로 잘 담겨있다고 함.
  • 같은 N2 복잡도/속도에서 15~20% 전력 소모 감소가 이번 발표의 가장 인상적인 부분으로 보임.
  • 애플 제품에는 이번 성탄절 즈음 적용되고, 다른 업체 제품은 10년 후반에나 적용될 듯함.
  • PCB의 뒷면을 이제야 사용하는 것처럼, 반도체에서도 Backside를 활용하게 된 점이 흥미로움.