1P by neo 10일전 | favorite | 댓글 1개

YC는 칩 설계에 대한 LLMs에 대해 잘못 이해하고 있음

  • YC는 최근 스타트업 요청에서 칩 설계에 LLMs를 활용하는 방안을 제안했음. 그러나 이 제안은 칩 설계의 주요 과제를 잘못 이해한 것으로 보임. LLMs는 때때로 Verilog 코드를 작성할 수 있지만, 성능은 여전히 인간보다 낮음. 특히, LLMs는 새로운 칩 아키텍처를 설계할 수 없으며, 이는 현대 가속기 칩의 성능 향상의 주요 원동력임.

고급 합성, 다시 한 번

  • 고급 합성(HLS)은 1998년에 시작되었으며, Forte Design Systems가 Cynthesizer라는 도구를 개발했음. 이 도구는 SystemC를 Verilog로 자동 변환할 수 있었음. 그러나 HLS는 칩 설계에서 크게 성공하지 못했음. Xilinx(현재 AMD)는 FPGA 가속을 목표로 HLS를 지지했지만, HLS 도구의 성능은 여전히 제한적임.

LLMs가 어떤 새로운 가속기를 만들 수 있을까?

  • HLS 도구는 고가치, 대량 칩에서는 성공하지 못했음. LLMs도 비슷한 도전에 직면할 가능성이 큼. 그러나 LLMs는 실리콘 전문 지식이 없는 엔지니어가 하드웨어 가속을 활용할 수 있도록 도와줄 수 있음. 예를 들어, 유전체학 및 CFD 작업의 FPGA 가속에서 성공을 거두었음.

LLMs가 칩 설계에서 할 수 있는 일

  • LLMs는 칩 설계 비용을 줄일 수 있지만, 주로 저가치 시장을 대상으로 함. 그러나 칩 설계에서 검증 인력 부족 문제를 해결하는 데 LLMs가 유용할 수 있음. 검증 엔지니어는 설계자보다 두 배 더 필요하지만, 현재 좋은 검증 엔지니어를 찾기 어려움. LLMs가 검증을 더 빠르고 쉽게 만들 수 있다면, 이는 반도체 회사에 큰 가치를 제공할 수 있음.

  • 궁극적으로 LLMs는 칩 설계를 더 저렴하게 만들 것임. 그러나 이는 주로 대형 반도체 회사, 전통적인 칩 스타트업, LLM 기반 도구를 판매하는 EDA 소프트웨어 스타트업에 이익을 줄 것임. LLMs는 100배 더 나은 칩을 만들거나 하드웨어 가속이 부족한 시장을 공략하는 데 도움을 주지 않을 것임.

Hacker News 의견
  • LLMs는 EDA 분야에서 아직 갈 길이 멀다는 의견이 있음

    • LLMs가 회로 설계 문제를 잘못 이해하고 계산도 틀리게 함
    • AI 도구가 회로를 이해하는 데 도움을 주지만, 일부 기능을 놓침
    • 전문화된 도구가 필요함
  • LLMs는 아이디어 생성과 학습 단계에서는 유용할 수 있음

    • 복잡한 시스템의 핵심에 LLMs를 사용하는 것은 신뢰성 문제를 야기할 수 있음
  • Qualcomm DSP 아키텍처 팀에서 일한 경험이 있는 사람의 의견

    • 칩 설계에서 많은 시간이 문서 작성과 질문 답변에 사용됨
    • LLMs가 이러한 작업을 더 빠르게 할 수 있도록 도와줄 수 있음
  • Silogy에서 AI 에이전트를 사용하여 테스트 디버깅을 개선하려는 시도

    • 코드와 로그를 분석하고 엔지니어의 피드백을 반영하여 가설을 개선함
  • LLMs를 칩 설계에 적용하는 것은 쉽지 않다는 의견

    • 시장이 작거나 칩이 중요할 때 LLMs의 효과가 제한적임
    • 칩 설계는 소프트웨어와 달리 해커가 쉽게 접근할 수 없는 분야임
  • 칩 설계에 AI를 적용하는 것이 복잡하다는 의견에 대한 반론

    • LLMs가 미래에 더 성능이 향상될 것이라는 기대가 있음
    • 디지털 아트와 음악 분야에서 LLMs의 발전 사례를 언급함
  • YC가 AI에 투자하는 방식에 대한 비판

    • LLMs를 칩 설계에 사용하는 것이 기술적으로 타당하지 않다는 의견
    • YC의 목표는 혁신보다는 수익 창출에 있다는 비판
  • LLMs가 ASIC 설계에 아직 준비되지 않았다는 의견

    • von Neumann 아키텍처의 비효율성을 지적하며 새로운 접근법을 제안함
    • 일반적인 솔루션으로 컴퓨팅을 가속화할 수 있는 방법을 제안함
  • 30년간 칩 설계 경험이 있는 사람의 의견

    • AI를 사용하여 설계 흐름을 자동화하는 시도가 있음
    • 고수준 합성 도구가 실제 칩 설계에 거의 사용되지 않음